XCZU47DR-L2FFVG1517I Xilinx XC7A100T-2FGG676I Kann méi héich Käschteneffizienz a verschiddenen Aspekter erreechen, dorënner Logik, Signalveraarbechtung, Embedded Memory, LVDS I/O, Memory Interfaces, an Transceiver. Artix-7 FPGAs si perfekt fir Käschtenempfindlech Uwendungen déi High-End Funktionalitéit erfuerderen.
Den XCZU15EG-2FFVB1156I Chip ass mat 26,2 Mbit embedded Memory an 352 Input/Output Klemmen ausgestatt. 24 DSP Transceiver, fäeg fir stabil Operatioun bei 2400MT / s. Et ginn och 4 10G SFP + Léngen OPTIC Schnëttplazen, 4 40G QSFP Léngen OPTIC Schnëttplazen, 1 USB 3.0 Interface, 1 Gigabit Reseau Interface, an 1 DP Interface. De Board huet eng Selbstkontrollkraaft op Sequenz an ënnerstëtzt Multiple Startup Modus
Als Member vum FPGA Chip huet XCVU9P-2FLGA2104I 2304 programméierbar Logik Eenheeten (PLs) an 150MB intern Erënnerung, déi eng Auerfrequenz vu bis zu 1,5 GHz ubitt. Gitt 416 Input / Output Pins an 36,1 Mbit verdeelt RAM. Et ënnerstëtzt Feldprogramméierbar Gate Array (FPGA) Technologie a ka flexibel Design fir verschidden Uwendungen erreechen
XCKU060-2FFVA1517I gouf fir Systemleistung an Integratioun ënner dem 20nm Prozess optimiséiert, an adoptéiert Single Chip an nächst Generatioun stacked Silicon Interconnect (SSI) Technologie. Dës FPGA ass och eng ideal Wiel fir DSP intensiv Veraarbechtung erfuerderlech fir déi nächst Generatioun medizinesch Imaging, 8k4k Video, an heterogen drahtlose Infrastruktur.
Den XCVU065-2FFVC1517I Apparat bitt optimal Leeschtung an Integratioun bei 20nm, inklusiv Seriell I/O Bandbreedung a Logik Kapazitéit. Als eenzegen High-End FPGA an der 20nm Prozessnodeindustrie ass dës Serie gëeegent fir Uwendungen rangéiert vu 400G Netzwierker bis grouss-Skala ASIC Prototyp Design / Simulatioun.
Den XCVU7P-2FLVA2104I Apparat bitt déi héchst Leeschtung an integréiert Funktionalitéit op 14nm/16nm FinFET Noden. Dem AMD seng drëtt Generatioun 3D IC benotzt stacked Silicon Interconnect (SSI) Technologie fir d'Aschränkungen vum Moore's Law ze briechen an déi héchst Signalveraarbechtung a Serien I/O Bandbreed z'erreechen fir déi strengsten Designfuerderungen z'erreechen. Et bitt och e virtuellt Single-Chip Design Ëmfeld fir registréiert Routinglinnen tëscht Chips ze bidden fir Operatioun iwwer 600MHz z'erreechen a méi räich a méi flexibel Aueren ze bidden.
