Héich Vitesse Verwaltungsrotkann aus der Praxis gesi ginn datt d'Entwécklung vum IC Chip ass datt den Chipvolumen méi kleng a méi kleng ass an d'Zuel vun de Pins méi a méi aus der Perspektiv vun der Verpackungsform ass. Zur selwechter Zäit, wéinst der Entwécklung vum IC Prozess an de leschte Joeren, ass seng Geschwindegkeet méi héich a méi héich. Et kann gesi ginn datt am haitegen séier entwéckelende Gebitt vum elektroneschen Design den elektronesche System aus IC Chips sech séier entwéckelt a Richtung grouss Skala, klenge Volumen an Héichgeschwindegkeet, an d'Entwécklungsgeschwindegkeet ass méi séier a méi séier. Dëst bréngt e Problem, dat ass, d'Reduktioun vum Volume vun elektronescher Design féiert zu der Erhéijung vun der Layout an wiring Dicht vum Circuit, iwwerdeems d'Frequenz vum Signal ëmmer méi, sou wéi mat de Problem vun héich- Geschwindegkeetssignal ass e Schlësselfaktor fir den Erfolleg vum Design ginn. Mat der rapid Verbesserung vun der Logik a System Auer Frequenz am elektronesche System an der steepening vun Signal Rand, den Afloss vun Spuer interconnection an Verwaltungsrot Layer Charakteristiken vun gedréckt Circuit Verwaltungsrot op d'elektresch Leeschtung vun de System gëtt ëmmer méi wichteg. Fir Low-Frequenz Design kann den Afloss vun der Spuerverbindung a Bordschicht net berücksichtegt ginn. Wann d'Frequenz méi wéi 50MHz ass, muss d'Verbindungsverhältnis mat der Iwwerdroungslinn berücksichtegt ginn, an d'elektresch Parameteren vum gedréckte Circuit Board mussen och berücksichtegt ginn wann d'Systemleistung evaluéiert gëtt. Dofir muss den Design vum High-Speed-System mat den Timing-Problemer konfrontéiert ginn, verursaacht duerch Interconnection-Verzögerung a Signalintegritéitsproblemer wéi Crosstalk an Transmission Line Effekt.(Héichgeschwindegkeet Board)
